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作为半导体器件的潜在致命隐患,Latch Up(闩锁效应)一直是电子行业可靠性测试的重点。今天,SGS带你深入揭秘这个“隐形杀手”,并详解国际权威标准JEDEC JESD78F.02如何通过科学的测试方法,为芯片安全筑起坚固防线。

闩锁效应(Latch Up):芯片内部的“雪崩”
Latch Up是指集成电路在异常电压或电流触发下,内部寄生结构(如晶闸管PNPN、双极晶体管BJT或ESD保护元件)被激活,形成持续低阻抗路径,导致异常大电流(可达数百毫安)从电源流向地。即使触发条件移除,电流仍持续,直至器件过热或物理损坏。
典型触发场景:
危害有多严重?

破解之道——JEDEC JESD78F.02标准的两大核心测试
为了有效评估芯片抗Latch Up的能力,JEDEC制定了全球通用的测试标准JESD78F.02。该标准定义了两种核心测试方法,覆盖芯片所有引脚类型,模拟真实应用中的极端应力场景。
(1)信号引脚测试(Signal Pin Test)
■ 目标:验证信号引脚(输入/输出/双向引脚)对过流 / 过压的免疫能力。
■ 测试流程:
1. 引脚分组(输入/输出),预处理至逻辑高/低状态(VmaxOP/VminOP);
2. 施加脉冲;
3. 监测电源电流,达到以下条件则判定闩锁触发:
a 测试后电流值超出测试前电流值10mA;
b 测试后电流值超过测试前电流值的1.4倍。

信号引脚测试流程图
(2)电源引脚测试(Supply Test)
■ 目标:评估电源引脚对过电压的耐受能力。
■ 测试流程:
1. 上电:按照指定的上电顺序给设备上电;
2. 测量标称供电电流:在最大供电电压VmaxSUP下测量每个供电引脚(或供电引脚组)的Isupply;
3. 施加触发电压,并在此期间量测应力电源(Stress Supply)的电流、电压,以及相关电源引脚的电压(Vsupply(s));
4. 监测电源电流,达到以下条件则判定闩锁触发:
a 测试后电流值超出测试前电流值10mA;
b 测试后电流值超过测试前电流值的1.4倍。

电源引脚测试流程图
为什么Latch Up测试是非做不可的 “防线”?
进行符合JEDEC JESD78F.02标准的Latch Up测试,绝非可有可无,而是贯穿芯片研发、量产到市场准入的核心环节。
(1)可靠性认证的 “准入门槛”

Latch Up免疫等级划分(注:如有特殊需求,可以采取更严苛条件执行测试。)
(2)研发与量产的 “质量防线”
(3)成本与风险的 “平衡点”

SGS专业服务:从标准到落地的全流程支持
作为国际公认的测试、检验和认证机构,SGS依据JEDEC JESD78F.02标准,可为你提供:

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